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#半导体行业观察#DRAM的架构历史和未来( 三 )


#半导体行业观察#DRAM的架构历史和未来
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第二个区别是通道宽度 。 LPDDR存储器没有固定的总线宽度 ， 尽管最常见的是32位总线 。 与常规存储器相比 ， 这是一条较小的总线 ， 可节省功耗 。 同样 ， 在存储器中使用较低的电压 ， 这也对功耗产生很大的影响 。 最终 ， 通过各种方式优化刷新操作 ， 例如温控调整的刷新 ， 部分阵列自刷新 ， 深度掉电状态等等 ， 大大降低了LPDDR存储器的存储器待机功耗 。 我现在不会更深入地研究这些技术 ， 但是通常它们会在一些响应时间和较低的待机功耗之间进行权衡 ， 使其从更省电的状态中“醒来” 。
表2显示了LPDDR存储器的世代变化 ， 实现了与上一节中讨论的相同的技术来提高性能 。 但是 ， LPDDR4是引入16n预取和通道分割的第一个标准 ， 而LPDDR5有望成为引入bank分组的第一个LPDDR标准 。
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表格2
GDDR GDDR代表图形两倍数据速率 ， 这意味着该标准适用于图形卡中使用的内存 。 如今 ， 它们对于任何具有高带宽需求的应用都很有兴趣 ， 因为这是他们关注的重点 。 通过焊接在PCB上 ， GDDR内存也与处理器（在本例中为图形处理器）达成了紧密集成 。 这些不是在GPU之上实现的 ， 因为在这种情况下将很难达到所需的容量 ， 此外 ， 在这种情况下也很难进行散热 。 与典型的DDR芯片（例如32位）相比 ， 每个GDDR芯片具有更大的宽度 ， 并且每个芯片直接连接到GPU ， 而无需在固定的64位大小的总线上进行多路复用 。 这意味着在图形卡上具有更多的GDDR芯片 ， 也意味着具有更大的总线 。 消除连接的多路复用还可以提高这些连接的频率 ， 从而在GDDR存储器中实现更高的IO时钟频率 。 通过使用较小的存储器阵列和较大的外围设备 ， 可以通过提高内部读取速度来实现更高的IO时钟速度 ， 从而降低GDDR芯片的存储密度 。 紧密的集成意味着图形卡的最终容量将受到更大的限制 ， 因为只有12个GDDR芯片可以紧密地安装在大型GPU周围 。
在整个GDDR代（表3）中 ， 使用与DDR中相同的技术来提高内存带宽 。 第一个GDDR标准是基于DDR的GDDR2 。 GDDR3基于DDR2 。 GDDR4几乎不存在 ， 可以跳过此处 。 GDDR5基于DDR3 ， 并且在过去一段时间中非常流行 。 它实现了差分时钟 ， 可以一次打开两个内存页面 。 GDDR5X是GDDR5的中代性能增强 ， 它引入了具有16n预取的四倍数据速率（QDR）模式 ， 但代价是访问粒度更大 ， 这对于GPU来说不成问题 。 然后 ， GDDR6与LPDDR4一样使用了拆分通道 。 这在同一总线上提供了两个独立的较小通道 ， 从而实现了较小的访问粒度 ， 从而成为16n预取QDR模式的标准 。 这意味着GDDR6可能更恰当地命名为GQDR6 。
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表格3
3D革命
先前讨论的所有事情都发生了 ， 而目前没有发生任何3D革命 。 3D在半导体术语中可能有很多含义 ， 但目前它主要是指使用硅通孔（TSV） ， 它们是管芯中的垂直互连 ， 可以使用管芯之间的微凸点进行连接 。 现在 ， 两个彼此叠置的管芯可以与许多非常小的垂直互连进行通信 。 这是全新的设计和体系结构 。 与前面讨论的DRAM类型相结合 。 最著名的是高带宽内存（HBM） ， 它是GDDR的3D对应物 。 混合存储立方体(HMC)是一种被提议的3D模型 ， 按照计划 ， 它可用于与通用DDR类似的应用 ， 由美光公司开发 ， 但在2018年被取消 。 宽I / O是三星推动的JEDEC标准 ， 是用于SoC中LPDDR存储器的3D对应物 ， 但我还没有听说过真正实现的消息 。
HBM
HBM与GDDR有很多共同点 。 内存芯片也与GPU紧密集成 。 它们也没有放在GPU之上 ， 因为我们仍然需要大量的容量 ， 并且需要散热芯片 。


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