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环球Tech为何只有英特尔、AMD等公司可以做？小芯片成为主流的三大挑战( 四 )


“值得注意的是 ， die-to-die的接口涵盖两大类 ， 从单端宽带总线（如HBM数据总线）到具有很少物理线但线速更高的串行化接口 。 在所有情况下都要考虑性能的权衡 ， 包括延时、功耗和物理线路数 ， 这会影响封装技术的选择 。 从封装的角度来看 ， 总线类型和物理线密度将驱动选择哪种封装解决方案 。 通常选择具有较高线密度的模块类型（2.5D或基板上的高密度扇出）或选择经典高密度封装基板上的MCM 。 ”
设计问题
ODSA为了解决其中的许多问题 ， 正在开发一个名为Chiplet Design Exchange（CDX）的芯片市场 。 “ CDX的目的是建立开放格式 ， 以确保保密信息的安全交换 。 它还将具有参考工作流 ， 这些工作流将演示原型的信息流 。 ” OSDA的子项目负责人Bapi Vinnakota说 。 “ CDX吸引了众多公司的广泛参与 ， EDA供应商、OSAT、设计服务公司、小芯片供应商和分销商等 。 CDX已经进行了有关小芯片功率估计和测试的研究 。 它正在建立小芯片目录 ， 并将开发包装原型 。 ”
CDX的时间安排尚不清楚 。 同时 ， 客户需要EDA工具来设计支持小芯片的产品 。 这些工具可用于高级封装和小芯片技术 ， 但仍然存在一些差距 。
对于小芯片 ， 它需要一种共同设计的方法 。 Cadence产品管理部门主管John Park表示：“采用基于小芯片的分解设计方法需要IC、封装和电路板相关的功能 。 ” 过渡到基于芯片的方法给芯片设计人员和封装设计人员都带来了新的挑战 。 对于封装设计师来说 ， 进行硅基板的布局和验证提出了新的挑战 。 布局、原理图和智能金属平衡之类的要求对于IC设计人员来说是司空见惯的 ， 但是对于许多封装设计人员来说 ， 这些都是新概念 。 ”
幸运的是 ， EDA供应商提供了跨平台工具 。 即使如此 ， 仍然存在一些挑战 。 “例如 ， 当从设计单个设备到设计和/或与多个设备集成时 ， 定义和管理顶级连接性的要求变得至关重要 ， ” Park说 。 “测试是在3D堆栈中设计多个小芯片时发生重大变化的另一个领域 。 例如 ， 如何在堆栈顶部测试可能与外界没有任何联系的小芯片？”
还有一些其他的问题 。 西门子业务部门Mentor产品管理总监John Ferguson表示：“为了实现良好的规模经济 ， 我们希望小芯片可以轻松地在许多不同的封装中重复使用 。 但是这需要一些严格的文件 ， 且无论是在整个行业 ， 整个过程还是整个公司范围内都遵守得公认的标准 。 没有它 ， 每个设计都将继续是一个耗时 ， 麻烦且昂贵的定制项目 。 ”
但也仍然存在一些问题 。 例如 ， 对于ODSA的BoW和OpenHBI接口 ， 几乎没有设计支持 。 为此 ， ODSA正在开发参考设计和工作流程 。
为ODSA的开发设计支持似乎不是问题 。 Ferguson说：“对于物理验证 ， 没有出现任何重大困难 ， 甚至是工具增强 。 在确定了要求和标准之后 ， 将仅仅是将它们作为规则约束适当地实施到典型DRC或LVS牌组中的问题 。 ”
制造小芯片
在开发设计之后 ， 在晶圆厂代工 ， 然后进行测试 。 该测试单元由自动测试设备（ATE）、探针和带有细针的探针卡组成 ， 该探针具有为晶片设计的自定义图案 。
探测器拿出一块晶圆 ， 并将其放在卡盘上 。 它将探针卡与芯片上的引线键合垫或微小凸点对齐 。 ATE对芯片进行电气测试 。
FormFactor的高级副总裁Amy Leong表示：“测试和探测小芯片面临着巨大的技术和成本挑战 。 “新的技术挑战是需要大大减少包装凸点间距和尺寸 。 微凸点可小至25μm或以下 。 此外 ， 微凸点图案的密度是等效的单片器件的2-4倍 。 因此 ， 在300mm晶圆上探测如此小的特征所需的瞄准精度等同于将钉头定位在足球场上 。 ”
测试每个微凸点通常成本高昂且不切实际 。 “成本挑战是如何智能地执行KGD并以合理的成本提供足够好的测试覆盖率 。 测试设计 ， 内置自测试或测试流程优化是实现经济可行的测试策略的重要工具 。 ” Leong说 。


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