江苏龙网

  1. 首页 > 人文 > >

『7点科技』端侧智能存算一体芯片的需求、现状与挑战( 四 )


因此 ， 依靠器件尺寸微缩来继续提高芯片性能的传统技术路径在功耗与成本方面都面临巨大挑战;而依赖器件与架构创新的技术路径越来越受重视 。 2018年 ， 美国DARPA“电子复兴计划”明确提出不再依赖摩尔定律的等比例微缩道路 ， 旨在寻求超越传统冯·诺依曼计算架构的创新 ， 利用新材料、新器件特性和集成技术 ， 减少数据处理电路中移动数据的需求 ， 研究新的计算拓扑架构用于数据存储与处理 ， 带来计算性能的显著提高 。 业界普遍认为 ， 存算一体芯片技术将为实现此目标提供可行的技术路径 。
存算一体芯片主流研究方向
根据存储器介质的不同 ， 目前存算一体芯片的主流研发集中在传统易失性存储器 ， 如SRAM、DRAM ， 以及非易失性存储器 ， 如RRAM、PCM、MRAM与闪存等 ， 其中比较成熟的是以SRAM和MRAM为代表的通用近存计算架构 。 值得注意的是 ， 本章将主要讨论基于存算一体芯片的深度学习神经网络加速器实现 。 在此类应用中 ， 95%以上的运算为向量矩阵乘法(MAC) ， 因此存算一体主要用来加速这部分运算 。
4.1通用近存计算架构
如图4所示 ， 这种方案通常采用同构众核的架构 ， 每个存储计算核(MPU)包含计算引擎(processingengine ， PE)、缓存(cache)、控制(CTRL)与输入输出(inout/output ， I/O)等 ， 这里缓存可以是SRAM、MRAM或类似的高速随机存储器 。 各个MPU之间通过片上网络(network-on-chip ， NoC)进行连接 。 每个MPU访问各自的缓存 ， 可以实现高性能并行运算 。 典型案例包括英国Graphcore公司 ， 其测试芯片集成了200~400MB的SRAM缓存以及美国GyrfalconTechnology公司 ， 其测试芯片集成了40MB嵌入式MRAM缓存 。
4.2SRAM存算一体
由于SRAM是二值存储器 ， 二值MAC运算等效于XNOR累加运算 ， 可以用于二值神经网络运算 。 图5(a)和图5(b)为两种典型设计方案 ， 其核心思想是把网络权重存储于SRAM单元中 ， 激励信号从额外字线给入 ， 最终利用外围电路实现XNOR累加运算 ， 计算结果通过计数器或模拟电流输出 ， 具体实现可以参考[31-32] 。 这种方案的主要难点是实现大阵列运算的同时保证运算精度 。
4.3DRAM存算一体
基于DRAM的存算一体设计主要利用DRAM单元之间的电荷共享机制[33-34] 。 如图6所示为一种典型实现方案[33] ， 当多行单元同时被选通时 ， 不同单元之间因为存储数据的不同会产生电荷交换共享 ， 从而实现逻辑运算 。 这种方案的问题之一是计算操作对数据是破坏性的 ， 即每次执行运算时 ， DRAM存储单元存储的数据会破坏 ， 需要每次运算后进行刷新 ， 带来较大的功耗问题;另一个难点是实现大阵列运算的同时保证运算精度 。
4.4RRAM/PCM/Flash多值存算一体
基于RRAM/PCM/Flash的多值存算一体方案的基本原理是利用存储单元的多值特性 ， 通过器件本征的物理电气行为(例如基尔霍夫定律与欧姆定律)来实现多值MAC运算[13,21-25] ， 如图7所示 。 每个存储单元可以看作一个可变电导/电阻 ， 用来存储网络权重 ， 当在每一行施加电流/电压(激励)时 ， 每一列即可得到MAC运算的电压/电流值 。 实际芯片中 ， 根据不同存储介质的物理原理和操作方法的不同 ， 具体实现方式会有差异 。
由于RRAM/PCM/Flash本身是非易失性存储器 ， 可以直接存储网络权重 ， 因此不需要片外存储器 ， 减小芯片成本;同时 ， 非易失性可以保证数据掉电不丢失 ， 从而实现即时开机/关机操作 ， 减小静态功耗 ， 延长待机时间 ， 非常适用于功耗受限的边缘终端设备 。 目前 ， 基于RRAM/PCM的存算一体技术在学术界是非常热的一个研究方向 ， 遗憾的是 ， 因为RRAM/PCM成熟度等问题 ， 目前尚未实现产业化 ， 但未来具有非常大的潜力;基于Flash的存算一体技术相对较成熟 ， 受到产业界广泛关注 ， 预计于2019年末量产 。


推荐阅读


上一篇：「爱生活系感恩」“安卓机皇”实至名归，透支花呗也要买！2020年4大顶级旗舰确定

下一篇：吃货带你尝尽食@还要做“线上餐厅”，餐饮老板自救：靠外卖“续命”后