「半导体行业观察」芯片微缩的新方法
由于个人原因 , 我无法参加今年的SPIE高级光刻会议 , 但是很高兴 , 应用材料(Applied Materials)为我和Regina Freed组织了一个简短的电话会议 , 以讨论其材料使能的图形化方案公告 。 在去年IEDM , 应用材料(AMAT)试着组织了覆盖整个半导体生态圈的小组会议 , 以探讨如何持续进行制程微缩 。 在制程微缩时需要考虑到所有因素 , 目前的重点是功耗 , 性能 , 面积和成本(PPAC) 。 在那次小组会议上 , 台积电还提到需要考虑时间 。 此次 , AMAT的公告的一部分想法是简化制程 , 通过减少工艺步骤来帮助节省成本和时间 。 以下是其公告的三个部分是:
- 方形侧墙
- 横向蚀刻
- 选择性工艺
本文插图
图1.方形侧墙SAQP与双芯轴SAQP 。 方形侧墙工艺可以将主工艺步骤从15步减少到11步 , 因为方形侧墙的质量足够高 , 可以用作下一个侧墙的心轴层 。 使用此技术 , 您确实失去了具有多个特征尺寸(CD)的能力 。 横向蚀刻SAxP制程中 , SADP可以创建的线条和间距的数量是原来的两倍 , 而SAQP是四倍 。 需要在正交方向上切割所得的线 。 切割线末端之间的距离称为尖端到尖端(T2T , tip to tip) , 并且节距和T2T之间存在一个基本的互相制衡的关系 。 AMAT的新型横向蚀刻工艺可在控制方向的情况下进行横向蚀刻 , 从而可以降低T2T 。 图2展示了通过在一个方向上进行横向蚀刻来降低T2T 。
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图2.通过横向蚀刻减小T2T 。 在电话会议中 , 我向里贾纳(Regina)建议 , 这种横向蚀刻技术可用于3D NAND阶梯蚀刻 , 在这种情况下 , 缩小横向尺寸而不减小光阻(另一方向的的尺寸) , 因此可能会减少所需的掩模数量 , 她认为这可能非常有趣 。 选择性工艺边缘位置错误(EPE , Edge Placement Errors)是一个严重的问题 , 特别是对于复杂的多重图形化方案 , 其中多个掩模的相互作用加在一起会极大增加EPE 。 以前的选择性生长工艺 , 最终都会形成蘑菇头结构 , 这使该工艺只能用来沉积薄膜 。 AMAT的新型选择性沉积工艺 , 可以沉积相对更厚的薄膜 。 这种新的选择性沉积材料还具有对氮化钛(TiN)硬掩模的蚀刻选择比 , 因此可以创建选择性图案 。 在该制程方案中 , 选择性蚀刻这一新材料 , 从而消除了EPE , 并允许最大尺寸的关键部件(例如通孔)以提供较低的电阻 。 该制程的一个示例如下:
- 晶圆上已经有金属图案 。
- 在金属图案上选择性沉积以形成较高的一层材料 。
- 间隙填充至高起的材料的顶部以上 , 然后通过CMP进行平坦化 。
- 沉积TiN硬掩模 。
- 金属光刻定义了下一个金属层的图案 。
- 将金属图案蚀刻到TiN和间隙填充材料中 , 无论当前的金属图案与先前的金属图案重叠在哪里 , 都会暴露出底部选择性沉积材料 。
- 通孔光刻 , 由于通孔将与金属掩模自对准 , 因此该掩模的尺寸可能会比较大 。
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