#DeepTech深科技#晶体管密度有望提至7nm的两倍,台积电5nm技术论文频曝光( 二 )
回顾台积电工艺更新的过程 , 其中采用的掩膜数量呈现上升的趋势:从14/16nm的60块到10nm的78块 , 再到7nm的87块 。 这是十分合理的 , 如果要在同样大小的芯片上制造出更多的晶体管 , 相当于要在同样大小的木板上刻出更加复杂的花纹 , 就要多加一些掩膜来进行雕琢 。 但是 , 如果将光源换掉 , 也就是找了一把更细的刀子 , 雕刻复杂的花纹就要更加简单了 。

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图丨高迁移率通道(来源:WikiChip)
为了提高驱动电流 , 台积电在5nm工艺中加入了高迁移率通道技术(High-MobilityChannel) 。
虽然台积电竭尽全力地在各种报告中回避对于此项技术细节的介绍 , 但是该技术应当在5nm工艺的菜单中 。 这是一种通过提高载流子迁移率来提高正向电流的半导体技术 , 例如我们就相信台积电就会采用SiGe通道来增大pMOS器件的电流 , 并将带来18%的性能提升 。

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(来源:WikiChip)
就前几个工艺节点来看 , 台积电的执行力还是有目共睹的 。
从16nm工艺开始 , 开发周期一个比一个短 , 其中7nm工艺的开发是最快的 。 如果不是中途ASML的光刻机没有按时交付以及本次受到“COVID-19”疫情的影响 , 5nm工艺的开发进程也一度被认为会超越7nm 。 一旦完成 , 5nm工艺将给我们带来集成度更高的芯片 , 台积电也能超越三星和Intel成为首先量产5nm的半导体制程公司 。

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