数码狂人：时钟输入的抖动问题如何解决？
随着数据转换器的速度和分辨率不断提升 ， 对具有更低相位噪声的更高频率采样时钟源的需求也在不断增长 。 时钟输入面临的积分相位噪声（抖动）是设计师在设计蜂窝基站、军用雷达系统和要求高速和高性能时钟信号的其他设计时面临的众多性能瓶颈之一 。
普通系统有多个低频噪声信号 ， PLL 可将其上变频至更高频率 ， 以便为这些器件提供时钟 。 单个高频 PLL 可以解决频率转换问题 ， 但很难设计出环路带宽足够低 ， 从而能够滤除高噪声参考影响的 PLL 。 搭载低频高性能 VCO/VCXO 和低环路带宽的 PLL 可以清除高噪声参考 ， 但无法提供高频 输出 。 高速和噪声过滤可以通过结合两个 PLL 同时实现：先是一个低频窄环路带宽器件（用于清除抖动） ， 其后是一个环路带宽较宽的高频器件 。
有些现代双环路模拟 PLL 集成于单个芯片之上 ， 允许设计师 减少低频参考抖动 ， 同时还能提供高频、低相位噪声输出 。 这 就节省了宝贵的 PCB电路板面积 ， 而且允许要求不同频率的 多个器件以同一相位对齐源为时钟源 。
AD9523, AD9523-1 和 AD9524 时钟发生器（如图 1 所示）由 两个串联模拟 PLL 构成 。 第一个 PLL (PLL1)清除参考抖动 ，第二个 PLL (PLL2)生成高频相位对齐输出 。PLL2 也可生成高 基频 ， 再以此为基础衍生出各种低频 。 PLL1 使用一个外部低 频 VCXO 和一个部分嵌入式三阶环路滤波器来构成一个 PLL ，其环路带宽范围为 30 Hz 至 100 Hz 。 该环路的带宽直接影响 将传播至输出的参考输入相位噪声量 。PLL2 使用一个内部高 速 VCO（中心频率为 3.8 GHz ， AD9523-1 为 3 GHz）和一个 部分嵌入式三阶环路滤波器 ， 其额定环路带宽约为 500 kHz 。该内部 VCO 的带宽和相位噪声会直接影响整体输出的宽带相 位噪声 。
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图 1 AD9523-1 的功能框图
许多工程师把双环路 PLL 当作频率转换器 ， 可减少固定量的 参考输入抖动 ， 但更加准确的做法是将其视为低相位噪声频率 转换器 ， 其性能受到各个 PLL 的环路带宽以及 VCO/VCXO 的 相位噪声曲线的影响 。
ADIsimCLK? 仿真工具为确定参考相位噪声对双环路 PLL 输出 相位噪声的影响提供了一种简便的方法 。 本例使用 ADIsimCLK 来模拟高噪声参考对 AD9523-1 整体相位噪声的影响 。 图 2 所 示为一个仿真 122.88 MHz 参考输入的典型相位噪声曲线 。
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图 2 122.88 MHz 时的参考相位噪声曲线
PLL1 依赖高性能 VCXO 和低环路带宽来衰减参考相位噪声 ，从而允许 VCXO 的相位噪声占据主导地位 。 本例采用一个 Crystek CVHD-950 VCXO 来生成与参考输入相同的输出频率 。这幅图直接比较了 PLL1 输出端出现的参考相位噪声量 。 图 3 对 Crystek CVHD-950 VCXO 的相位噪声曲线与参考输入相位 噪声进行了比较 。
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图 3 122.88 MHz 时的 Crystek CVHD-950 相位噪声曲线
图 4 和表 1 所示为 ADIsimCLK 配置参数 ， 这些参数用来仿真 针对图 3 所示参考输入和 PLL1 VCXO 相位噪声曲线 ，AD9523-1 的 PLL1 输出相位噪声响应情况 。 表 2 所示为 ADIsimCLK 在这些设置下生成的 PLL1 环路滤波器值 。
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图 4 ADIsimCLK v1.5 中的 AD9523-1 配置
表 1 PLL1 配置参数
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