江苏龙网

  1. 首页 > 资讯 > 科技 > >

数码狂人：时钟输入的抖动问题如何解决？( 二 )


本文插图

表 2 ADIsimCLK 产生的 PLL1 环路滤波器元件值

数码狂人：时钟输入的抖动问题如何解决？
本文插图

图 5 展示的是通过 ADIsimCLK 生成的 PLL1 在 122.88 MHz 条 件下的仿真输出（实线） ， 以及高噪声 122.88 MHz 参考频率 的原始相位噪声曲线（虚线） 。 请注意 ， PLL1 的输出相位噪 声远远低于原始参考输入相位噪声 。 PLL1 的环路带宽会显著 衰减参考频率的相位噪声 ， 使 VCXO 的低相位噪声曲线可以 在 30 Hz 环路滤波器截止频率之后占据主导地位 。 如果参考相 位噪声在全部偏移频率上都在增加 ， 则输出相位噪声将只会随 PLL1 环路带宽而增加 。

数码狂人：时钟输入的抖动问题如何解决？
本文插图

图 5 采用高抖动参考频率的 PLL1 输出相位噪声
图 6 和图 7 展示的是 AD9523-1 PLL1 输出 ， 其相位噪声比 图 2 中的高噪声参考频率分别高出 6 dB 和 12 dB 。在频偏约 20 kHz 以外 ， PLL1 的输出相位噪声由其环路设置和 VCXO 的性能所主导 。 因此 ， 由于积分范围始于 20 kHz 失调 ， 抖 动性能只会略微变化 ， 尽管参考输入相位噪声会增加 12 dB 。这是在设计时使 PLL1 具备低环路带宽并使用低相位噪声 VCXO 带来的直接结果 。 必须使用具有低 KVCO 的低频、高 性能 VCXO 来形成足够低的 PLL1 环路带宽 ， 以便实现抖动 的清除 。

数码狂人：时钟输入的抖动问题如何解决？
本文插图

图 6 采用各种参考频率的 PLL1 输出相位噪声

数码狂人：时钟输入的抖动问题如何解决？
本文插图

图 7 采用各种参考频率的 PLL1 输出相位噪声
【数码狂人：时钟输入的抖动问题如何解决？】
PLL1 的低相位噪声输出充当 PLL2 的参考频率 ， 以形成相位 对齐、频率更高的输出 。
PLL2 含有一个内部 VCO （其中心频率为 3 GHz） ，最高支持 1 GHz 的输出频率 。 为了比较高噪声输入参考频率和 AD9523 系列器件 的整体相位噪声 ， 需要在 122.88 MHz 下考察所得到的相位噪声 （FVCO 除以 24） 。 注意 ， PLL2 的输出一般用于频率转换或高频 输出 。 表 3 所示为输入 ADIsimCLK 的 PLL2 配置参数 。 表 4 所 示为 ADIsimCLK 在这些设置下生成的 PLL2 环路滤波器值 。
表 3 PLL2 配置参数

数码狂人：时钟输入的抖动问题如何解决？
本文插图

表 4 来自 ADIsimCLK 的 PLL2 环路滤波器元件值

数码狂人：时钟输入的抖动问题如何解决？
本文插图

图 8 和图 9 对各参考输入相位噪声与通过 ADIsimCLK 仿真得 到的 AD9523-1 输出相位噪声结果进行了比较 。 请注意 10 kHz 和 1 MHz 之间增加的相位噪声基底 。 这是因为 PLL2 的内部 VCO 相位噪声的关系 。

数码狂人：时钟输入的抖动问题如何解决？
本文插图

图 8 采用各种参考频率的 PLL2 输出相位噪声

数码狂人：时钟输入的抖动问题如何解决？
本文插图

图 9 采用各种参考频率的 PLL2 输出相位噪声（放大图）
PLL2 中的内部 VCO 相位噪声在大约频偏为 5 kHz 之后足够 高 ， 会开始主导器件的总输出相位噪声 。 在频偏 5 kHz 区域之 后 ， 增加的参考相位噪声对输出相位噪声的影响很小 。
结论
PLL1 的抖动清除功能可以防止多数参考输入相位噪声到达 PLL2 。 高噪声参考输入确实会影响近载波相位噪声（频偏 10kHz 以下） ， 但器件的总输出抖动是由器件的性能而非参考频率的性能所主导的 。 对于积分抖动计算值处于 12 kHz 至 20 MHz 之间的情况 ， 输出抖动很可能相同 ， 不受输入抖动的影响 。 真正的性能指标不是声称双环路模拟 PLL 可以衰减多少抖动 ， 而是它会产生多少抖动 。


推荐阅读


上一篇：『路飞科技说』手机空间告急？用这个小东西轻松扩容，苹果安卓都能用

下一篇：『京东商城』在阿里、京东背后闷声赚钱，电商黑马年入930亿，11年跻身中国第9