「制程」一文看懂台积电的研发实力( 二 )


2020年 , 台积公司在 2 纳米及更先进制程上将着重于改善极紫外光技术的质量与成本 。
2019年 , 公司的极紫外光项目在光源功率及稳定度上有持续性的进展 , 光源功率的稳定与改善得以加快先进技术的学习速度与制程开发 。此外 , 极紫外光光阻制程、光罩保护膜及相关的光罩基板也都展现显著的进步 , 极紫外光技术正逐步迈向全面生产制造就绪 。
● 光罩技术
光罩技术是先进微影技术中极为重要的一环 。2019年 , 研发组织成功地完成 5 纳米制程光罩技术的转移 , 并在 3 纳米技术顺利导入更复杂且先进的极紫外光的光罩技术 , 生产良率、周期时间及基板缺陷亦有实质进展 , 以符合大量生产的要求 。
● 导线与封装技术整合
台积公司在导线互连间距密度和系统尺寸上持续升级晶圆级系统整合技术(WLSI) , 推动系统性能向前演进超越了摩尔定律 。WLSI 利用前段三维(3D)整合 , 系统整合芯片(TSMC-SoIC?)和后段三维整合而开发出创新技术 , 包括整合型扇出(InFO)和 CoWoS? 技术 。台积公司拥有最先进制程的晶圆/芯片 , 以及混合匹配的前段三维和后段三维系统整合 , 客户可以利用台积公司独特的从晶圆到封装的整合式服务来打造具差异化的产品 。
● 三维集成电路(3D IC)与系统整合芯片(TSMCSoIC?)
系统整合芯片(TSMC-SoIC?)是一种创新的晶圆级封装技术 , 将多个小芯片(Chiplet)整合成一个面积更小与轮廓更薄的系统单芯片 , 透过此项技术 , 7 纳米、5纳米甚至 3 纳米的先进系统单芯片能够与多阶层、多功能芯片整合 , 可实现高速、高频宽、低功耗、高间距密度、最小占用空间的异质三维集成电路 。有别于传统的封装技术 , TSMC-SoIC? 是以关键的铜到铜接合结构 , 搭配硅导孔(Through-Silicon-Via, TSV)以实现最先进的 3D IC 技术 。目前台积公司已完成 TSMC-SoIC? 制程认证 , 开发出微米级接合间距(bonding pitch)制程 , 并获得极高的电性良率与可靠度数据 , 展现了台积公司已准备就绪 , 具备为任何潜在客户用 TSMC-SoIC? 生产的能力 。
简言之 , TSMC-SoIC? 技术不仅提供延续摩尔定律的机会 , 并且在系统单性的效能上取得显著的突破 。
● 硅中介层(Si Interposer)与 CoWoS?
2019年 , 由于高效能运算(HPC)与人工智能(AI)市场的快速成长 , CoWoS? 需求持续强劲 , 该产品类别的独特要求包括将具有最高运算能力的逻辑芯片与具有最大容量和频宽的存储器芯片整合在一起 , 而这正是 CoWoS? 的优势所在 。为了满足持续增加的生产需求 , 先进后段晶圆厂 AP3 和 AP5 与最初的 CoWoS?晶圆厂 AP1 合理提供客户所需的 CoWoS? 产能 。
在技术方面 , 第四代 CoWoS? 藉由扩大硅中介层的尺寸而进一步提高封装整体性能 , 中介层面积高达 1,700 平方毫米 , 其大小足以容纳一个全光罩(full-reticle)尺寸的系统单芯片和多达六个三维(3D)高频宽存储器(HBM)的堆栈 。正在开发的第五代 CoWoS? 的中介层面积高达 2,400 平方毫米 , 并同时考虑了新的芯片架构 , 例如小芯片、系统整合芯片、以及第三代高频宽记忆体(HBM3) 。
● 先进扇出与整合型扇出(InFO)封装技术
2019年 , 台积公司持续领先全球大量生产第四代整合型扇出层叠封装技术(InFO-PoP Gen-4)以支援行动应用处理器与整合型扇出暨基板封装技术(InFO_oS)高效能运算(HPC)晶粒分割的应用 。第五代InFO-PoP 和第二代 InFO_oS 也分别通过了认证 , 支援行动应用和高效能运算应用 。根据第五代 InFO-PoP 认证 , 此技术可以具有更小的封装尺寸 , 更多的接脚数和更好的电源完整性(power integrity) 。
第二代 InFO_oS 提供了更多的晶粒分割整合于更大的封装尺寸和更高的频宽上 。持续开发具有更细间距晶粒到晶粒互连的多晶粒异质整合成就了无基板的崭新整合型扇出技术 , 支援消费性应用 。新世代整合式被动元件技术(Integrated Passive Device, IPD)提供高密度电容器和低有效串联电感(Effective Series Inductance, ESL)以增强电性 , 并已通过 InFO-PoP 认证 。AI 与 5G 行动应用将受惠于强化的 InFO-PoP 技术 , 新世代 IPD 预计于2020开始进入大量生产 。


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