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问芯Voice|武汉新芯3D IC技术平台，实现晶圆堆叠无限可能( 二 )


武汉新芯已经在 2D 技术下 ， 以 NOR Flash 架构做卷积运算 ， 做出可工作的 AI 加速器 。 但是 ， 受限于 2D 技术的周边电路结构 ， NOR Flash 的逻辑部分无法完成数据的快速处理 。
如果采用 3D IC 技术 ， 可以直接将一颗处理器和一颗 NOR Flash 芯片堆叠在一起 ， 在NOR Flash中实现卷积运算和存储 ， 在处理器和 NOR Flash 之间则可以实现数据快速传输 ， 这样在一颗芯片中就能实现人工智能的数据运算和处理 ， 同时 ， 还可以用 NOR Flash 的一部分作为处理器的 embedded flash 。

问芯Voice|武汉新芯3D IC技术平台，实现晶圆堆叠无限可能
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问芯Voice|武汉新芯3D IC技术平台，实现晶圆堆叠无限可能
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随着逻辑工艺进入 7nm 和 5nm ， 最终目的不是节省成本 ， 而是提升性能和缩减尺寸 ， 但有太多无法通过工艺缩小的电路 ， 例如模拟、I/O、嵌入式闪存等 ， 却又占据很大的逻辑晶圆面积 ， 成本高昂 。
如果逻辑电路放到一片先进工艺的晶圆上 ， 模拟等电路移到另一片成熟工艺的晶圆上 ， 再通过 3D IC 技术实现全带宽互联 ， 则可以有效提高处理性能同时降低成本 。
AMD 于 2019 年初发布的新一代 CPU 便印证了这样的概念 ， CPU 核心用 7nm ， 但是 I/O 芯片是 12nm/14nm ， 虽然还没用到晶圆级堆叠 ， 已然证明不同工艺的组合确实可以实现成本可控 ， 同时不损失性能 。
3D IC技术的发展路径
3D IC 技术可以协助实现创新 ， 但也有几个痛点是无法回避的 。
首先 ， 两片堆叠的晶圆 die size 必须要做到尽量相同 ， 才能实现晶圆级互联时 ，die之间的对准 。
第二个是良率控制的问题 。 如果两片晶圆的良率没有控制好 ， 堆叠后的良率会比较低 。
这也是为什么目前 3D IC 技术多用在 CIS 和存储上 ， 因为 CIS 良率容易控制 ， 而 NAND Flash 可以透过修正方式提升良率 。
所以 ， 对于 3D IC 项目 ， 我们推荐的合作模式是：在项目早期 ， 武汉新芯就希望和芯片设计公司、EDA 软件厂商、终端客户来一起合作 ， 定义产品架构、进行测试方法的开发和验证、完成容错算法 ， 确保产品开发和系统开发同步 ， 提高产品的良率 。

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看好 3D IC 技术的前景和高技术壁垒 ， 武汉新芯擘画了三个阶段的 3D IC 技术目标：
第一阶段：2020 年 Hybrid Bonding 技术 ， 实现两片晶圆堆叠的非存储类产品量产 。
第二阶段：2021 年 M-stacking 技术量产 ， 实现三层及以上的多片晶圆堆叠 。
第三阶段：2022 年 Hi-stacking 技术量产 ， 实现晶圆和 die 堆叠整合 。
沈亮指出 ， 第一阶段的 Hybrid Bonding, 越来越多的被客户青睐 ， 用于“存算一体”类人工智能产品 。 同时在新兴的 d-TOF 上亦将发挥重要作用 ， 由于器件利用直接飞行时间测距 ， 计算量要求比传统 CIS 高 ， 必须采用 Hybrid Bonding 连接方能达到更好的性能和用户体验 。
第二阶段的多片晶圆堆叠 M-stacking 技术 ， 是把 DRAM 晶圆也堆叠上去 ， 可作为数据缓冲 ， 实现对存储体的高速数据存取 。 现阶段采用后段封装工艺制造的 HBM ， 因其凸点工艺的局限 ， 存在散热性能差、连接数少等先天弊端 ， 影响存储容量和带宽提升空间 。 针对此问题 ， 利用多片晶圆堆叠技术工艺精度高、连接热阻低和生产效率高的优势可大幅度提升性能 。
第三阶段的 Hi-stacking 技术可提供晶圆和 die 堆叠在一起的多层解决方案 ， 不再受上下 die 尺寸要求一致的限制 ， 从而使堆叠方案更灵活 ， 提升堆叠后产品的良率 ， 降低产品成本 。


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