敌方已团灭！锐龙 9 5900X、锐龙 7 5800X首测

前言
10月9日， AMD正式发布Zen 3架构锐龙5000系列处理器，核心代号Vermeer 。 AMD将其称为''世界上最好的游戏处理器'' ，继''多核心翻盘''后， AMD又一次瞄准了单核心性能，并补上Zen 2架构的最后一个短板，大幅度提升游戏性能表现。

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Zen 2到Zen 3架构的升级，我更愿意用''一处的不同，是处处不同''来形容它。表面上看， Zen 3架构最重要的升级是CCX部分的设计，从每CCX 4个核心升级到每CCX 8个核心，此为''一处的不同'' 。而实际上CCX结构的改变，带来的好处是每核心可访问三级缓存容量翻倍的提升，同时降低核心访问缓存数据的流水操作数和延迟，提高每时钟周期流水线的效率。除了CCX结构和缓存结构的改变， Zen 3架构还带来了执行引擎、前端设计以及加载/读写单元的架构改良， AMD表示这带来了19%的IPC性能提升，这是''处处的不同'' 。

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百分之19的IPC性能提升并非部分玩家以为的同频下的单核性能提升， IPC指的是 Instructions Per Clock（每时钟周期执行指令数），可以理解为每个时钟周期，处理器能执行更多的指令或处理器能处理更复杂、更多的工作。它并不直接等于性能的提升，但在一些合适的工作负载中，性能提升可能会远超19% 。 Zen2架构相比前代Zen +架构的IPC提升是15% ，而Zen 3架构是19% ，也就是说，在Zen 3架构上，我们将迎来比Zen 2架构更可观的性能提升。

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Zen 3架构细节

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【敌方已团灭！锐龙 9 5900X、锐龙 7 5800X首测】这是Zen 3与Zen 2架构的概览图， AMD在Zen 2架构已经十分完善的基础上，对前端、分支预测、预取、解码、执行引擎、整数执行单元、浮点执行单元、读取储存单元以及缓存流水线进行了再度整合和优化，形成了效率更高的Zen 3架构。 19%的IPC提升来自于架构的方方面面，这也是我们说的''处处不同'' 。

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前端部分， AMD在Zen 2架构中采用了全新的TAGE分支预测器，强化了分支预测功能。在Zen 3架构中， AMD对分支预测功能再度强化，重新分配了BTBs（分支目标缓冲器）， L1 BTB从原本的512条目指令提升至1024个条目指令， L2 BTB则从7K略降至6.5K ，再度加大了ITA（间接目标阵列），从1K提升至1.5K ，同时优化了32KB一级缓存和缓存流水线，降低了误预判率以及误判后退回上一级流水线的延迟，提高Op-cache（操作缓存）预测流水线效率和在Op-cache（操作缓存）和I-cache（指令缓存）流水线之间的切换效率。

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整数执行单元是Zen 3架构改进较大的地方，整数单元每个时钟周期可以接收6个微操作，这些操作被输入Integer Rename（重命名寄存器）， Integer Rename（重命名寄存器）旁边应该还有一个Reorder Buffer（重排序缓冲区），用于对指令流水线的排序和重排序， Reorder Buffer（重排序缓冲区）从原本的224个条目指令升级至256个条目指令，然后进入4组24条指令的ALU/AGU调度器，调度器由原本的92条指令升级至96条指令，分配好的指令队列进入通用寄存器，通用寄存器可接收的指令也从原本的180条升级到192条目指令，最后是4个ALU（算数逻辑单元）和3个AGU（地址生成单元），和Zen 2保持了一致，但额外增加了1个专用分支单元和2个St-Data数据接收单元，每个时钟周期可执行10次输出。

敌方已团灭！锐龙 9 5900X、锐龙 7 5800X首测

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