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[]PCIe Gen3/Gen4接收端链路均衡测试—理论篇( 二 )


图2 PCIe 3.0 & 4.0发送端所使用的3-tap的FFE
理想情况下的差分电压幅度有：23÷2=4种可能性 ， 这四个电压幅度在PCIe标准中（如图 2b所示）分别被标记为Va ， Vb ， Vc ， Vd 。
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【[]PCIe Gen3/Gen4接收端链路均衡测试—理论篇】
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其中 ， Vb被称作去加重电压（de-emphasis voltage） ， Vc被称作预冲电压（preshoot voltage）；Vd被称作最大幅度电压（boost voltage） ， PCIe标准中没有为Va取一个专门的名字 。 在此基础上 ， 标准中通过三组比值来完备地描述FFE的性能：
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若不加限制的来说 ， 那么
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形成的组合有无穷多个 。 但并不是所有的组合在实际应用中都是合适的 。 其中一个最重要的约束条件就是：去加重电压Vb不能过小 ， 过小的去加重电压会导致输出信号在接收端的眼高过低 。 因此通过BOOST比值对去加重地电压幅值进行限制：对于满摆幅的Tx输出 ， 规范要求BOOST≤9.5dB；对于减摆幅的Tx输出 ， 规范要求BOOST≤3.5dB 。 最终会形成一个如图 3类似的矩阵表 ， 图中系数的粒度为1/24 。 在实际应用中可以是其他的粒度值 ， 例如1/64；更小的粒度能够使系数空间的取值可能性更多 ， 在LEQ调节时也更精细 。
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图3 发送端均衡的系数空间的矩阵表举例
鉴于系数空间上的取值可能性较多 ， PCI-SIG协会在开发协议的过程中 ， 广泛地研究了在不同插入损耗下最优的系数取值组合；最后选定了若干个特定的系数取值组合 ， 并把它们称作预设定值（preset） ， 在实际的LEQ过程中 ， 链路双方就可以先采用预设定值进行粗调；若还认为链路的均衡设置仍然没有达到最优 ， 可以进一步通过系数空间的方式进行细调 ， 最终达到速度和精度的平衡 。
接收端的均衡：CTLE和DFE
在PCIe 3.0 & 4.0 基础规范中 ， 并没有明确地规定接收端的结构是怎样的；而只是从测量的角度对接收端性能进行了规定 。 相反地 ， 在规范中定义了一个行为级CTLE和行为级DFE 。 这些行为级模型可以作为设计指南；并且为了使得待测对象能够通过规范的要求 ， 一般来说用户所设计的接收端性能至少要等于这些行为级模型的性能 ， 可以强于这些行为级模型 ， 但不能弱于这些行为级模型 。
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(b)
图4 行为级CTLE的频响曲线：(a) PCIe 3.0 (b) PCIe 4.0
发送端的输出在经过一段很长的FR4走线之后 ， 仅仅使用CTLE ， 可能是不够的 。 因此在PCIe 3.0 & 4.0中 ， 还使用了DFE的技术 。 在3.0中 ， 使用1-tap的DFE ， 而在4.0 ， 由于速率相对于3.0翻倍了；所以使用2-tap的DFE ， 以便移除更大的ISI 。


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