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「晶体管」芯片行业的困境


北京联盟_本文原题：芯片行业的困境
「晶体管」芯片行业的困境
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来源：内容由半导体行业观察（ID：icbank）原创 ， 谢谢 。
过去几十年 ， 在摩尔定律的指导下 ， 芯片中的晶体管数量大约每两年翻一番 。 晶体管的微缩技术革新增加了晶体管的密度 。 摩尔定律在20世纪60年代首次被发现 ， 并一直延续到2010年代 ， 至此以后 ， 晶体管密度的发展开始放缓 。 如今 ， 主流芯片包含了数十亿个晶体管 ， 但如果摩尔定律能够继续按照当时的速度发展下去 ， 它们的晶体管数量将是现在的15倍 。
每一代晶体管密度的增加 ， 被称为“节点” 。 每个节点对应于晶体管的大小(以长度表示) ， 允许晶体管密度相对于前一个节点增加一倍 。 晶圆厂在2019年开始“风险生产” ， 即进行最新的5纳米节点(“nm”)的实验生产 ， 预计在2020年实现量产 ， 之前领先的节点是7纳米和10纳米 。
伴随着摩尔定律衍生出来的是 ， 由于较小的晶体管通常比较大的晶体管消耗更少的功率 ， 所以随着晶体管密度的增加 ， 单位芯片面积的功耗保持恒定 。 但是 ， 晶体管的功耗降低速度在2007年左右有所放缓 。
效率和速度的改进
遵循着摩尔定律的发展 ， 自1960年代以来 ， CPU速度已大大提高 。 较大的晶体管密度主要通过“频率缩放”来提高速度 ， 即 ， 晶体管在1和0之间切换更快 ， 以允许给定执行单元在每秒内进行更多计算 。 由于较小的晶体管比较大的晶体管消耗的功率少 ， 因此可以在不增加总功耗的情况下 ， 提高晶体管的开关速度 。 图1显示了自1979年以来晶体管在密度 ， 速度和效率方面的提高 。
从1978年到1986年 ， 频率变化每年使速度增加22% 。 然后 ， 从1986年到2003年 ， 由于频率扩展和设计的改进 ， 使得并行计算得以实现 ， 此时 ， 计算速度以每年52%的速度增长 。 但随着频率扩展变慢 ， 多核设计支持的并行性在2003年到2011年之间只能提供23%的年加速 。 利用可用CPU并行度的最后剩余部分 ， 在2011年到2015年之间带来了12%的年提速 ， 之后CPU速度的增长速度放缓至每年仅增加3% 。
效率也大大提高了由于晶体管尺寸的减小降低了每个晶体管的功耗 ， 在2000年之前 ， 芯片峰值使用期间的整体CPU效率每1.57年翻一番 。 从那以后 ， 由于晶体管功率降低的速度减慢 ， 效率每2.6年才提高一倍 ， 相当于每年仅提高30%的效率 。
「晶体管」芯片行业的困境
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图1：增加晶体管密度可以提高效率和速度
随着晶体管的缩小和密度的增加 ， 使得新的芯片设计成为可能 ， 同时 ， 也进一步提高了效率和速度 。 首先 ， CPU可以针对不同功能 ， 优化的更多不同类型的执行单元 。 其次 ， 更多的片内存储器可以减少对访问较慢的片外存储器的需要 。 诸如DRAM芯片之类的存储芯片同样可以集成更多的内存 。 第三 ， 与串行计算的体系架构相比 ， CPU可以为实现并行计算提供更多的空间 。 同时 ， 如果增加晶体管密度可以使CPU更小 ， 那么一个设备当中就可以包含多个CPU(也称为多个“核”) ， 而每个CPU可以同时运行不同的计算 。
在20世纪90年代 ， 因为芯片设计公司很难通过快速增加晶体管的可用性来开发设计可能性 ， 因而 ， 设计改进往往落后于晶体管密度的改进 。 为了克服这一瓶颈 ， 设计公司相对更关注相对落后的节点 ， 将大量芯片设计的制造工作外包给国外的低薪工程师 ， 重复使用以前设计的部分(“IP核心”) ， 并使用EDA软件将高级抽象设计转化为具体的晶体管级设计 。
晶体管设计已达到基本尺寸限制
晶体管微缩到只有几个原子厚的尺寸 ， 它们正迅速接近物理极限 。 适用于小尺寸的物理问题也使得晶体管在进行进一步的收缩时更具挑战性 。 第一个重大变化出现在21世纪初 ， 当时晶体管的绝缘层变得非常薄 ， 以至于电流开始从绝缘层上漏出 。 对此 ， 工程师使用了更多的新型绝缘材料 ， 即使其他组件继续收缩 ， 绝缘层也不再收缩 。


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