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「晶体管」芯片行业的困境( 四 )


「晶体管」芯片行业的困境
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图5:节点到节点晶体管速度的改进
三星在两项指标上的数据都在14nm到5nm之间呈下降趋势 ， 但是我们缺少大于14nm的节点的数据 。 英特尔发现晶体管的速度略有下降 ， 但从65nm到10nm ， 节点到节点的晶体管功率降低的改进仍在继续 。 英特尔还没有推出其7nm节点 。 这些速度和效率的提高既有利于像CPU这样的通用芯片 ， 也有利于像AI芯片这样的专用芯片 。
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图6:节点到节点晶体管功率降低的改进
芯片设计的改进现在提供了降低CPU效率和速度的改进 。 图7按节点合并了CPU和晶体管的速度和效率测量 。 对于CPU ， 我们使用图1中的数据 。 对于晶体管 ， 我们使用来自图5和图6的台积电和英特尔节点的数据 。 这些消息来源在速度和效率改进方面大致一致 。 台积电和英特尔报告的来自晶体管级创新的改进 ， 通常与来自晶体管级和设计级创新的CPU改进相匹配 。 粗略的匹配表明 ， 晶体管级的创新在过去15年里一直在CPU效率和速度改进方面发挥着重要作用 ， 至少在经过测量的CPU基准测试中是这样 。 然而 ， 高效的设计仍然发挥着作用 。
「晶体管」芯片行业的困境
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图7：针对90 nm节点测得的效率和速度改进
改进的晶体管密度可实现专业化
除了改善晶体管功能外 ， 增加晶体管密度还能使芯片包含更多种类的专用电路 ， 用于执行不同类型的计算 。 一个芯片可以调用不同的专用电路 ， 这取决于所请求的计算 。 这些电路可以包括一些优化的AI算法和其他专门针对不同类型的计算 。
【「晶体管」芯片行业的困境】除了使用这些专用电路外 ， 近年来在通用芯片上增加更多的晶体管几乎没有什么好处 。 从理论上讲 ， 更多的晶体管可以使CPU包含更多的电路 ， 从而并行执行更多的计算 。 然而 ， 并行性的加速通常受到串行计算时间百分比的限制 ， 串行计算一个接一个地执行 ， 因为一个计算的结果需要启动另一个计算 。 相反 ， 并行计算是同时进行的 。 即使只有1%的算法计算时间需要串行计算 ， 也会浪费45%的处理器能量 。 不幸的是 ， 大多数应用程序至少需要一些串行计算 ， 并且随着串行化百分比的增加 ， 处理器的能量浪费变得过高 。 自2000年中期以来 ， 随着其他设计改进的放缓 ， 拥有越来越多核心的多核设计开始激增 。 但是多核设计也不能有效地并行化算法 ， 这需要在串行计算上花费大量的时间 。


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