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Array|7nm延期 6nm GPU外包 Intel晶圆厂将何去何从( 六 )


实际上 ， 到那时 ， 英特尔的领先优势已经几近于无 。当时台积电（TSMC）的10纳米工艺已经投入量产几个月 ， 制造出iPhone X中使用的苹果A11 Bionic SOC 。英特尔在晶体管密度方面做了大量工作 ， 称其比制程节点所体现的更好 。
应该注意的是 ， 英特尔的晶体管密度基于英特尔提出的综合指标 。实际密度因芯片设计而异 。但是据英特尔自己的估计 ， 台积电的10纳米工艺比英特尔的14纳米工艺实现了更高的晶体管密度：
我指出这一点是因为 ， 如果没有有意义的批量生产 ， 那么制程优势的主张就不能仅仅是基于漂亮的数字 。重要的是可以有有利可图的产品投入生产 ， 而不是仅在有限或实验的基础上才能生产的产品 。
这是我稍后将在本文中再次提到的重要一方面 。英特尔要等到2019年才能在其10 nm节点上实现量产 。正如我在2018年初指出的那样 ， 到2017年底 ， 台积电已经超过了英特尔领先的生产节点14 nm 的晶体管密度 。快进到2020年 ， 在英特尔的统治下 ， 市场已经发生了很大变化 。
此时 ， 英特尔也已经量产10纳米产品 ， 但它仍然仅适用于相对较小的移动计算芯片 。与此同时 ， 台积电自2018年年中开始为苹果iPhone XS生产A12 Bionic SoC ， 进入7纳米工艺时代 。台积电的7纳米制程与英特尔的10纳米制程具有相同的晶体管密度 ， 每平方毫米约1亿个晶体管 ， 但这并不意味着英特尔已实现与台积电的制程同步 。
我这样说有两个原因 。首先是台积电的7纳米工艺可以扩展到更大的芯片 ， 包括英伟达（NVDA）的大型Ampere A100 ， 该芯片包含540亿个晶体管 ， 表面积为826平方毫米 。其次是台积电再次采用其5纳米工艺提高了标准 ， 该工艺已在9月份发布的下一版iPhone中投入量产 。
英特尔已经承认自己已经落伍了 ， 该公司首席财务官乔治·戴维斯（George Davis）在3月的摩根士丹利（Morgan Stanley）举办的一次会议上对10纳米制程的现状相当坦率：“正如我们在5月19日的分析师日上所说的那样：瞧 ， 这不只是英特尔有史以来最好的节点 。它的生产率还将低于14nm ， 也将低于22nm ， 但我们依然对看到的改进感到很兴奋 ， 我们预计将于2021年底到来7nm会获得更好的性能 。”
关于重新获得制程领先 ， 他说：“因此 ， 除了CPU之外 ， 我们还为我们的客户带来了很多功能 ， 我们感觉我们已经开始看到我们一直在谈论的要回到7nm上的工艺方面的加速 。并将在5纳米世代重新获得领导地位 。”
那么英特尔可以赶上台积电嘛？在英特尔于2019年5月举办投资者会议上 ， 该公司首席工程官Murthy Renduchintala列出了英特尔制造流程的路线图：
该图表表明 ， 英特尔的7纳米工艺的晶体管密度较之10纳米工艺的晶体管密度增加一倍 ， 与台积电的5纳米工艺持平或略微领先 。
从表面上看 ， 戴维斯似乎证实了人们普遍对7 nm的期望 ， 但请注意这些期望的条件如何 。他们只是在谈论回到同台竞技（可能是台积电的5纳米节点） ， 而7纳米的开始时间似乎已经延后2021年底 。
过去的产能爬坡（甚至14 nm）已经非常缓慢地开始了 ， 最初的可用性非常有限 。即使英特尔在2021年的最后期限之前完成 ， 产品可用性也可能仅限于数量有限的小型移动设备 。
但到2021年底 ， TSMC将在其5 nm节点上具有至少18个月的批量生产经验 。英特尔要达到与TSMC 5纳米节点相当的性能和晶体管密度 ， 才能实现可比的生产量 ， 因此英特尔无法实现真正的追赶 。
业界专家Scotten Jones在SemiWiki上发表的题为《TSMC是否可以保持其工艺技术领先地位》的最新文章讨论了英特尔是否可以从TSMC手中夺回工艺领导地位 。
在本文中 ， 琼斯介绍了他对Intel ， TSMC和Samsung各个节点的晶体管密度的分析（使用Intel方法计算） 。他证实 ， 英特尔的10纳米制程可提供与竞争的7纳米制程相同的晶体管密度 ， 但不等于三星和台积电的5纳米制程 。他预计英特尔的7纳米工艺将比台积电当前的5纳米工艺稍好 ， 但不会比台积电的3纳米工艺好：


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