轻拔琴弦|三大晶圆厂竞逐3D封装( 二 ) 自集成电路发明以来

2018年4月的美国加州圣塔克拉拉第二十四届年度技术研讨会上，台积电首度对外界公布创新的系统整合单芯片(SoIC)多芯片3D堆叠技术。根据台积电在会中的说明， SoIC是一种创新的多芯片堆叠技术，是一种晶圆对晶圆的键合技术， SoIC是基于台积电的CoWoS(Chip on wafer on Substrate)与多晶圆堆叠(WoW)封装技术开发的新一代创新封装技术，可以让台积电具备直接为客户生产3D IC的能力。
台积电SoIC设计架构示意。 (source: vlsisymposium.org, 制图:CTIMES)
同期亮相的还有WoW技术，即 Wafer-on-Wafer (WoW ，堆叠晶圆) ，就像是3D NAND闪存多层堆叠一样，将两层Die以镜像方式垂直堆叠起来，有望用于生产显卡GPU ，创造出晶体管规模更大的GPU 。
来源：台积电
台积电方面表示，这两个封装技术将会在公司的先进封装布局中扮演重要角色。而在19年4月，台积电宣布完成全球首颗3D IC封装，预计将于2021年量产。
今年4月，台积电宣布封装技术再升级，针对先进封装打造的晶圆级系统整合技术(WLSI)平台，透过导线互连间距密度和系统尺寸上持续升级，发展出创新的晶圆级封装技术系统整合芯片(TSMC-SoIC) ，除了延续及整合现有整合型扇出(InFO)及基板上晶圆上芯片封装(CoWoS)技术，提供延续摩尔定律机会，并且在系统单芯片(SoC)效能上取得显著的突破。
以3D IC为架构的TSMC-SoIC先进晶圆级封装技术，能将多个小芯片(Chiplet)整合成一个面积更小与轮廓更薄的SoC ，透过此项技术， 7纳米、5纳米、甚至3纳米的先进SoC能够与多阶层、多功能芯片整合，可实现高速、高频宽、低功耗、高间距密度、最小占用空间的异质3D IC产品。
目前台积电已完成TSMC-SoIC制程认证，开发出微米级接合间距(bonding pitch)制程，并获得极高的电性良率与可靠度数据，展现了台积电已准备就绪，具备为任何潜在客户用TSMC-SoIC生产的能力。
近日，工研院产科国际所研究总监杨瑞临指出，台积电在先进封装领域着墨多时，因此台积电将在先进封装领域将领先对手。外资并预期，先进封装将是台积电筑起更高的技术与成本门槛，拉大与竞争对手差距的关键。
英特尔另择法门
与此同时，此前因10nm频频难产的英特尔也在封装上却找到了新的出路， 2018年12月，英特尔展示了名为“Foveros”的全新3D封装技术，这是继2018年英特尔推出突破性的嵌入式多芯片互连桥接（EMIB）封装技术之后，英特尔在先进封装技术上的又一个飞跃。
来源：英特尔
据介绍，该技术是英特尔首次引入了3D堆叠的优势，可实现在逻辑芯片上堆叠逻辑芯片。 Foveros为整合高性能、高密度和低功耗硅工艺技术的器件和系统铺平了道路。英特尔表示， Foveros可以将不同工艺、结构、用途的芯片整合到一起，从而将更多的计算电路组装到单个芯片上，实现高性能、高密度和低功耗。 Intel表示，该技术提供了极大的灵活性，设计人员可以在新的产品形态中“混搭”不同的技术专利模块、各种存储芯片、I/O配置，并使得产品能够分解成更小的“芯片组合” 。
据悉，英特尔从2019年下半年开始推出一系列采用Foveros技术的产品。首款Foveros产品将整合高性能10纳米计算堆叠“芯片组合”和低功耗22FFL基础晶片。它将在小巧的产品形态中实现世界一流的性能与功耗效率。

轻拔琴弦|三大晶圆厂竞逐3D封装( 二 )

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