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半导体行业观察■Chiplet最强科普( 四 )


  • 传统中长距离SerDes
  • 不同范围的较短SerDes-XSR或SiP SerDes ， USR Femto SerDes
  • 并行接口-高带宽内存（HBM） ， 高级接口总线（AIB） ， “电线束”（BoW）接口
我们简要回顾了每一种die-to-die的通信技术 。
传统SerDes 传统的中长距离（MR和LR）SerDes（如PCI-Express、以太网等）作为die-to-die互连解决方案具有一些关键优势 。 这些SerDes接口倾向于以合理的速度/功率优化点在硅工艺节点的广泛选择中可用 。 为了支持传统的操作模式 ， 大多数标准都在设计上包含了带宽扩展的概念 。 由于这些接口被广泛使用 ， 因此集成到裸片和系统编程模型中往往是非常耐用和易于理解的 。 集成和使用这些接口所需的封装技术是广泛可用和廉价的 。
然而 ， 它们也存在一些明显的缺陷 。 由于这些实现往往是一般化的 ， 并且集中于物理上大型系统(例如服务器或企业路由器)中的通信 ， 因此与专用的die-to-die解决方案相比 ， 它们的能量效率偏低且占用的硅片面积过大 。 模型虽然很好理解 ， 但它的目的是在物理上和逻辑上不同的设备之间进行通信 ， 因此往往包含固定的流控制和大量的系统开销 ， 这些开销会增加延迟和复杂性 ， 这在SiP这种理想通信场景中没有太大必要 。
XSR/SiP XSR/SiP是一种相对较新的SerDes接口 ， 它以50Gb/s的速度node1开始引入 ， 并且以100Gb/s的速度寻找未来的解决方案时在业界受到了更多的关注 。 XSR/SiP SerDes代表了一个高度优化的、通常非常高速的串行接口 ， 它是专门为die-to-die通信而构建的 。 基于传统的SerDes体系结构(集成了时钟数据恢复电路) ， 但是具有严格限制的插入损耗预算 ， 这些XSR/SiP链路具有较高的能效和较小的硅片面积 ， 允许在SiP内实现极高带宽的链接 。 这些往往被视为简单的“比特管”系统可以抽象为非常灵活的编程模型,但由于需要将前向纠错（FEC）应用于以优化功耗和面积后的100Gb/s速度的接口 ， 因此可以引入显著的延迟 。
与其他解决方案一样 ， 基于XSR/SiP SerDes的互连也存在一些负面影响 。 为了在非常高的速度下支持良好的信号完整性 ， 需要更高性能（因此更昂贵）的封装基板材料来支持大规模集成 。 裸片之间的总接口带宽可以非常有效地扩展 ， 但在50或100Gb/s运行所需的电路开销要求最小接口带宽和增加带宽的单位为几百Gb/s ， 以实现功率和面积效率目标 。 最后 ， 先进的硅工艺节点通常需要支持这些SerDE的设计 ， 限制了系统设计者用正确的工艺实现 。
USR Femto SerDes USR-Femto-SerDes进一步针对特定的die-to-die通信进行了优化 ， 采用了增强的信令方案（时钟转发、高级编码、多比特/多线传输等） ， 以提供极为节能的解决方案 。 通过使用现有的封装技术 ， 这些接口支持每条线的高数据速率 ， 可以提供带宽和成本的良好平衡 。 虽然还不能达到100Gb/s XSR/SiP解决方案所能达到的绝对接口带宽 ， 但USR设计可以提供相当高的功率效率 。 与XSR/SIP SerDes一样 ， 系统集成模型可以是灵活且非常轻量级的 ， 但是FEC可能需要以更高的数据速率应用以支持可接受的数据传输完整性 。 此外 ， USR串行接口通常是自定义的“强化”宏 ， 通常涉及专有编码方案 ， 这意味着可能需要对特定的过程技术进行自定义设计才能实现它们 。 与传统技术的互操作性和兼容性也可能带来挑战 。
BoW 实现die-to-die接口的最简单解决方案是一个较大位宽由时钟驱动的并行总线 ， 类似于用于DDR的内存接口 。 从系统和软件的角度来看 ， 这些设计灵活、可扩展、易于实现和使用 ， 几乎可以在任何硅工艺中实现 ， 在支持低电压的更高级节点上实现极低的功耗 。 总的来说 ， BoW解决方案将代表最低功率、最密集的解决方案 ， 但有一个显著的缺点:一旦接口超过一定的带宽 ， 封装成本将显著增加 。 由于目前的有机封装衬底技术的限制 ， 一旦裸片之间的带宽超过每毫米约400Gb/s ， 就需要转向基于硅的互连介质或高密度有机溶液 。


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