Intel|改个名字反超台积电？Intel 2024年搞定2nm( 三 )
Intel表示，其有望率先获得业界第一台High-NA EUV光刻机，同时也将是业界首家将High-NA EUV光刻机应用到量产环节的厂商 。这也是Intel在制程工艺上能够重回领先地位的关键 。
三、2024年超越台积电
从公布的相关制程节点的量产时间来看，Intel将自今年开始量产Intel 7 制程，此后每一年将会推出新一代的全新制程，这相比之前Intel本就已经多次延宕的“Tick-Tock”节奏成倍提升 。根据Intel公布的信息，其将在2025年量产20A（20埃米，相当于2nm）制程 。
如果Intel20A制程能够如期量产的话，那么无疑将赶上台积电的节奏 。按照台积电的规划，其2022年将会量产3nm制程，最快2024年量产2nm制程，而台积电的1nm尚未有相关信息 。也就是说，Intel将会藉由2024年的20A制程，从而实现对台积电的反超（按照晶体管密度来衡量，Intel20A性能上可能相当于台积电的1nm制程），重新成为继续推动摩尔定律前进的领军企业 。
“摩尔定律仍在持续生效 。对于未来十年走向超越‘1纳米’节点的创新，Intel有着一条清晰的路径 。我想说，在穷尽元素周期表之前，摩尔定律都不会失效，Intel将持续利用硅的神奇力量不断推进创新 。”Intel公司CEO帕特·基辛格非常有信心的说到 。
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四、先进封装技术再度升级
随着摩尔定律推进的速度的放缓，以及先进制程所能够带来的经济效益大幅减少（性能提升逐步减少，成本却持续大幅提升），先进封装技术已经成为了继续推进摩尔定律的经济效益的重要手段 。
目前业界流行的多芯片先进封装架构，基本原则都是使用最优制程工艺制作不同IP模块，然后借助各种封装方式，在一个封装内实现多个芯片间以及与小芯片之间的高带宽、低时延的高速互联，构成一个异构计算平台，同时使得整个芯片封装体实现类似单芯片SoC的性能，但是成本却大幅低于单芯片SoC 。
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作为先进封装领域的领军企业，Intel早在2017年实现了基于2.5D封装技术EMIB（嵌入式多芯片互连桥接）产品的出货 。Sapphire Rapids是基于EMIB技术批量出货的首个Intel至强数据中心产品 。
Intel表示，它也是业界首个提供几乎与单片设计相同性能的，但整合了两个光罩尺寸的器件 。继Sapphire Rapids之后，下一代EMIB的凸点间距将从55微米缩短至45微米 。
随后在2018年年底的Intel架构日活动上，Intel推出了业界首创的3D逻辑芯片封装技术——Foveros 3D，它可实现在逻辑芯片上堆叠不同制程的逻辑芯片 。以前只能把逻辑芯片和存储芯片连在一起，因为中间的带宽和数据要求要低一些 。而Foveros 3D则可以把不同制程的逻辑芯片堆叠在一起，实现晶圆级封装，裸片间的互联间隙只有50μm，同时可保证连接的带宽足够大、速度够快、功耗够低，而且3D的堆叠封装形式，还可以保持较小的面积 。
据Intel介绍，Meteor Lake是在客户端产品中实现Foveros技术的第二代部署 。该产品具有36微米的凸点间距，不同晶片可基于多个制程节点，热设计功率范围为5-125W 。
除了EMIB、Foveros 3D等封装技术之外，在2019年7月于美国旧金山举行的SEMICON West大会上，Intel又公布旗下三项全新的先进芯片封装技术：Co-EMIB、ODI和MDIO 。
Co-EMIB就是利用高密度的互连技术，将EMIB 2D封装和Foveros 3D封装技术结合在一起，实现高带宽、低功耗，以及相当有竞争力的I/O密度 。
ODI（Omni-Directional Interconnect）就是全方位互连技术，可以为封装中小芯片之间的全方位互连通信提供更大的灵活性 。
MDIO（Multi-Die IO），即多裸片输入输出，是AIB（高级互连总线）的进化版，为EMIB提供一个标准化的SiP PHY级接口，可互连多个小芯片 。
在今天的线上会议上，Intel又推出了全新的封装技术Foveros Omni和Foveros Direct 。
据介绍，Foveros Omni开创了下一代Foveros技术，通过高性能3D堆叠技术为裸片到裸片的互连和模块化设计提供了无限制的灵活性 。Foveros Omni允许裸片分解，将基于不同晶圆制程节点的多个顶片与多个基片混合搭配，凸点密度翻了四倍，达到了1600 IO/mm? 。
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而Foveros Direct实现了向直接铜对铜键合的转变，它可以实现低电阻互连，并使得从晶圆制成到封装开始，两者之间的界限不再那么截然 。Foveros Direct实现了10微米以下的凸点间距，使3D堆叠的互连密度提高了一个数量级，为功能性裸片分区提出了新的概念，这在以前是无法实现的 。
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